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Verilog硬體描述語言
2008年11月24日 星期一
11.24-Hazards-free練習
為了使設計出來的電路更穩定安全,於是多加個組合電路進去。
這是今天聽到跟以前學的精簡電路完全不同的東西
我自己私底下也模擬了一次
這是全圖+程式碼
如果沒有加上組合電路的話,那跑出來就是top.f那樣
會有個Hazard
但是如果把電路加個and (a,b)的邏輯閘
就可以Hazard-free
跑出來就是top.f2的那條線
就完全沒有Hazard了
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F9403725
是個很認真上課的大四重修學生,為人奮發上進,非常的需要這些學分。
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